Cache Coherence캐시 일관성

CPU0 캐시: x = 5
CPU1 캐시: x = 5  (공유된 변수)

CPU0: x = 10  (자신의 캐시만 갱신)
CPU1: x 읽기  → 5? 10?  ← 캐시 불일치!

False Sharing (성능 저하 원인):
  두 CPU가 같은 캐시 라인의 다른 변수 수정 시
  불필요한 일관성 트래픽 발생

해결: 패딩으로 변수를 다른 캐시 라인에 배치
struct alignas(64) {  // 64B = 캐시 라인 크기
    long counter;
} per_cpu_counter[NUM_CPUS];