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CPU 파이프라인

컴퓨터 구조2026.05.18

CPU PipelineCPU 파이프라인

CPU 파이프라인(Pipeline)은 명령어 실행을 여러 단계로 나누어 여러 명령어를 동시에 처리하는 기술이다. 세탁기-건조기-접기를 동시에 하는 것처럼 처리량(Throughput)을 높인다.

5단계 파이프라인 (MIPS)

단계:
  IF  → ID  → EX  → MEM → WB
  명령  해독  실행  메모리 쓰기
  인출                   완료

클럭당 처리:
  사이클 1: IF(I1)
  사이클 2: ID(I1) IF(I2)
  사이클 3: EX(I1) ID(I2) IF(I3)
  사이클 4: MEM(I1) EX(I2) ID(I3) IF(I4)
  사이클 5: WB(I1) MEM(I2) EX(I3) ID(I4) IF(I5)
  → 5사이클 후부터 매 사이클 명령어 1개 완료

파이프라인 해저드 (Hazard)

데이터 해저드

ADD R1, R2, R3   ← R1에 결과 쓰기 (WB: 사이클5)
SUB R4, R1, R5   ← R1 필요 (EX: 사이클4) → 아직 없음!

해결책:
1. 파이프라인 버블 삽입 (stall: 2사이클 낭비)
2. 포워딩 (EX 결과를 다음 EX로 직접 전달)

제어 해저드 (Branch)

BEQ R1, R2, LABEL  ← 분기 조건 모름
다음 3명령어 미리 읽었지만 틀릴 수 있음

해결책:
1. 지연 슬롯 (항상 실행되는 명령어 배치)
2. 분기 예측 (Branch Prediction)

수퍼스칼라

여러 파이프라인을 병렬로 두어 클럭당 2~4개 명령어 완료. 현대 CPU(Intel Core, Apple M-시리즈)의 핵심.

관련 개념

•캐시 메모리 — 파이프라인에 필요한 빠른 데이터 공급
•인터럽트 — 파이프라인 플러시를 유발
•컴파일러 — 파이프라인 친화적 명령어 순서 배치
•RISC vs CISC — 파이프라인 설계에 영향